• 1. 数字系统设计 Digital System Design with VHDL [英] Mark Zwoliński Verilog HDL: A Guide to Digital Design and Synthesis [美] Samir Palnitkar邝继顺, 工会#513, 基地#110, 18673185404, jshkuang@hotmail.com10/19/20181
  • 2. 数字系统设计第1讲 综述 第2讲 工具与环境 第3讲 硬件描述语言 第4讲 数字系统描述 第5讲 设计方法 第6讲 设计举例 第7讲 传感器与执行器10/19/20182
  • 3. 第1讲 综述数字系统 数字系统设计 数字系统设计方法 数字系统设计语言 数字系统设计工具 数字系统设计实现 数字系统设计模拟和验证 数字系统可测试性设计10/19/20183
  • 4. 第1讲 综述(续)作业与考试 安装QuartusII软件,学习其使用方法; 学习VHDL或Verilog语言,准备为后续课程和实验做准备; 用3种描述方式设计4位ALU。 成绩构成 平时成绩(考勤、作业、读书报告) 实验成绩 考试成绩10/19/20184
  • 5. 第1讲 综述(续)参考资料 乔庐峰等译,VHDL数字电路设计教程,国电子工业出版社,2009年4月 Stephen Brown【加】等,数字逻辑基础Verilog设计,机械工业出版社,2008年1月 张延伟等,VerilogHDL程序设计实例详解,人民邮电出版社,2008年4月 数字集成电路与嵌入式内核的测试设计 Clive Max[美]等,FPGA设计指南-器件、工具和流程人民邮电出版社,2007年12月10/19/20185
  • 6. 1.1 数字系统—概念 数字(电路)系统 用数字信号完成对数字量进行算术运算和逻辑运算的电路。因具有逻辑运算和逻辑处理功能,又称为数字逻辑电路。 组合逻辑电路 输出唯一地由当时的输入值决定。电路没有记忆功能,类似于电阻性电路,如加法器、译码器、编码器、数据选择器等。 时序逻辑电路 由基本逻辑门加反馈(输出到输入)回路或器件组合而成。与组合电路最本质的区别在于时序电路具有记忆功能。其特点是:输出不仅取决于当时的输入值,而且与电路过去的状态有关。它类似于含储能元件的电感性或电容性电路,如触发器、锁存器、计数器、移位寄存器、储存器等。 10/19/20186
  • 7. 1.1 DS—特点 同时具有算术运算和逻辑运算功能 数字电路以二进制逻辑代数为数学基础,既能进行算术运算又能方便地进行逻辑运算。 实现简单,系统可靠 以二进制为基础的数字逻辑电路,简单可靠,准确性高。 集成度高,功能强大 集成度高,体积小,功耗低是数字电路突出的优点之一。集成电路块的功能随着小规模集成电路(SSI)、中规模集成电路(MSI)、大规模集成电路(LSI)、超规模集成电路(VLSI)的发展从元件级、器件级、部件级、板卡级上升到系统级。 设计简单、维修、维护灵活方便 只需采用一些标准的集成电路块单元简单连接而成。对于非标准的特殊电路还可以使用可编程序逻辑阵列电路,通过编程的方法实现任意的逻辑功能。10/19/20187
  • 8. 1.1 DS—应用 数字电路与数字电子技术广泛的应用于家电、雷达、通信、电子计算机、自动控制、航天等各个领域。可视对讲IE浏览Performance & Functionality智能家电收发E-mail网络下载In ProductionVOD流媒体点播户户IP通话开锁控制门禁控制接报警设备电子门铃铃声定制屏幕保护时钟,闹钟电子相册影像留影短信发布广告发布监视监听远程升级免打扰服务电子相册日程安排跨网关可视电话小型视频会议可接SD卡、U盘、 小型硬盘支持高清输出IPTV10/19/20188
  • 9. 1.1 DS—类型 复杂数字电路(电子)系统芯片级复杂数字系统 SOC/SOPC(VLSI/ULSI) 模块级复杂数字系统 MCM(多芯片模块) 板级复杂数字系统 RISC CPU+DSP+FPGA复杂数字系统设计 大致等同于芯片级复杂数字系统设计 IC设计课程 侧重于工艺与电路级实现技术 复杂数字系统设计课程 侧重于系统级设计技术10/19/20189
  • 10. 1.1 DS—智能手机10/19/201810
  • 11. 1.1 DS—智能手机(续)10/19/201811
  • 12. 1.2 数字系统设计—发展摩尔定律EDA工具发展复杂数字系统 设计技术电子系统复杂性和带宽电子信息产品升级速度IC产业裂变80年代之前系统公司时代 设计产业未脱离电子产业; 80年代IDM(Integrated Device Manufacturer)时代 设计产业独立电子产业 90年代Foundry时代 设计产业脱离生产线(Fabless) 21世纪后Foundry时代 IP(知识产权)供应商和Design Foundry(设计代工企业)迅速成长;生产技术提供者(往往是大型的IDM企业)与生产者相互独立10/19/201812
  • 13. 1.2 DSD—映射10/19/201813
  • 14. 1.2 DSD—层次10/19/201814
  • 15. 1.2 DSD—描述10/19/201815
  • 16. 1.3 数字系统设计方法—任务分解 电子系统分类 模拟系统 数字系统 模数混合系统验证与测试} 数字系统 通用集成电路 专用集成电路 设计任务 系统设计 逻辑设计 电路设计 PCB设计 版图设计 参数设计10/19/201816
  • 17. 1.3 DSDM—任务分解(续) 芯片制造流程WaferDieChip10/19/201817
  • 18. 1.3 DSDM—任务分解(续)10/19/201818
  • 19. 1.3 DSDM—任务分解(续)10/19/201819
  • 20. 1.3 DSDM—EDA EDA设计流程 前端步骤:在方框图层次上描述基本方法和构件块,无“电路”意味 分层,画方框图:系统规划 编码:系统功能描述 编译:检查语法错误 模拟:功能验证10/19/201820
  • 21. 1.3 DSDM—EDA(续) EDA设计流程 后端步骤:基本方法和构件块物理实现的描述,与目标技术相关联 综合:生成目标技术中(如PLD)使用的基本元素和部件的集合 拟合:基本元素和部件的物理描述,包括位置、尺寸大小。 定时验证:时间特性验证10/19/201821
  • 22. More’s Law Intel 戈登.摩尔于1965年提出: 单位晶圆面积所能容纳的晶体管数目每12—18个月提高一倍,性能提高一倍 半导体特征尺寸每三年减小 70% 成立至少45年了! 给我们的提示:发展迅速!可以挣大钱,但不容易!1.3 DSDM—EDA(续)10/19/201822
  • 23. 面临的问题 集成度不断提高,规模越来越大,速度越来越快SSIMSILSIVLSI ULSI GLSI(THz,光电子)1.3 DSDM—EDA(续)4004规模:2300个晶体管 生产工艺:10um 最快速度:108KHz10/19/201823
  • 24. 面临的问题 集成度不断提高,规模越来越大,速度越来越快1.3 DSDM—EDA(续)386规模:275,000个晶体管 生产工艺:1.5um 最快速度:33MHz10/19/201824
  • 25. 面临的问题 集成度不断提高,规模越来越大,速度越来越快1.3 DSDM—EDA(续)Pentium规模:4千2百万个晶体管 生产工艺:0.13um 最快速度:2.4GHz10/19/201825
  • 26. 面临的问题 功能越来越复杂,正确性难以保证。因此,验证、模拟、测试工作繁重,设计周期长。1.3 DSDM—EDA(续)设计能力不足 1981 芯片容量为10,000个晶体管,需要100个设计师工作一个月;2002 芯片容量达到1亿五千万个晶体管,需要30,000个设计师工作一个月,设计师的成本从$1M 增长到$300M。10/19/201826
  • 27. 设计方法学1.3 DSDM—EDA(续)多学科融合与渗透10/19/201827
  • 28. EDA技术的发展 70’s,CAD 图形编辑、DRC,版图设计1.3 DSDM—EDA(续)80’s,CAE 原理图输入、模拟验证、逻辑综合、芯片布图、PCB布图 90’s,EDA HDL(行为描述)、自顶向下、高层次综合、可重用性、IP技术,面向SOC; 设计自动化,工具集成化,操作智能化,执行并行化; 采用统一的数据库,使得一个软件工具的执行结果马上可被另一个软件工具所使用,所谓“并发工程”; 成果规范化,均采用HDL语言描述设计。10/19/201828
  • 29. EDA技术问题 硬件描述语言 模拟仿真 形式验证 综合技术 测试诊断 工程实现1.3 DSDM—EDA(续)10/19/201829
  • 30. HDL 一种用形式化方法描述数字电路和设计数字系统的语言1.4 数字系统设计语言优点 可以获得高抽象级的描述,底层设计可以自动生成; 可以在前期完成功能验证; 利于理解,调试。 IEEE标准HDL Verilog HDL 80’s,Cadence;95年,IEEE VHDL(Very High Speed IC HDL) 80’s,美国国防部;87年,IEEE 两者均支持设计、综合、仿真、时序分析10/19/201830
  • 31. VHDL建模 行为模型:功能 结构模型:电路构造 时序模型:激励/响应1.4 DSDL(续) 描述方式 结构描述 、行为描述、数据流描述 与工艺、方法无关 高层抽象,新工艺不用重新设计 IP重用10/19/201831
  • 32. 描述风格 结构描述:使用元件例化方法描述硬件构造特征,定义实现实体的信号与实体的精确互连结构。1.4 DSDL(续)10/19/201832
  • 33. 1.4 DSDL(续)10/19/201833
  • 34. 描述风格 行为描述 对系统的数学模型,即输入与输出之间的数学关系的描述称为行为描述。它是一种高层次的抽象,不涉及具体的电路元件及其连接,没有电路的意味。 用进程语句或并发语句来描述一个电路行为,可以描述电路各部分之间的复杂关系或相互作用。1.4 DSDL(续)灵敏度列表10/19/201834
  • 35. 1.4 DSDL(续)10/19/201835
  • 36. 1.4 DSDL(续)10/19/201836
  • 37. 1.4 DSDL(续)10/19/201837
  • 38. 描述风格 数据流描述 利用数据流及其在电路中的操作来描述电路; 描述了数据流的运动路径和运动结果; 是结构描述和行为描述的结合体,它既不需要有结构描述中那么多的细节,又不像行为描述那么的抽象。1.4 DSDL(续)10/19/201838
  • 39. 实体(Entity):接口定义1.4 DSDL(续) 构造(结构)体(Architecture):实体的实现 配置(Configuration):部件与实体的对应 库(Library):常用的文件集合,便于重用与共享。 包(Package):常量、类型、部件、函数、过程等的定义10/19/201839
  • 40. ENTITY equ2 IS PORT ( a,b: IN std_logic_vector(1 downto0); equ: OUT std_logic); END equ2; --结构描述,元件例化,网表形式 ARCHITECTURE netlistOF equ2 IS COMPONENT nor2 PORT (a,b: IN std_logic; c: OUT std_logic); END COMPONENT; COMPONENT xor2 PORT (a,b: IN std_logic; c: OUT std_logic); END COMPONENT; signal x : std_logic_vector (1 downto0); BEGIN U1: xor2 PORT MAP(a(0),b(0),x(0)); U2: xor2 PORT MAP(a(1),b(1),x(1)); U3: nor2 PORT MAP(x(0),x(1),equ); END netlist;--算法描述 ARCHITECTURE equation OF equ2 IS BEGIN equ<= (a(0) XOR b(0)) NOR (a(1) XOR b(1)); END equation; --数据流描述,并行语句 ARCHITECTURE con_behavior OF equ2 IS BEGIN equ<= ‘1’when a=b else ‘0’; END con_behavior; --行为描述,顺序语句 ARCHITECTURE seq_behaviorOF equ2 IS BEGIN process(a,b) begin if a=b then equ<= ‘1’; else equ<= ‘0’; end if; end process; END seq_behavior;1.4 DSDL(续)10/19/201840
  • 41. 输入方式:文本、原理图、真值表、状态图1.4 DSDL(续)10/19/201841
  • 42. 综合:将设计描述从某种高级形式向优化了的低级(如门级)形式的转换过程。1.4 DSDL(续) 自动综合 将主要精力集中在体系结构方案、高层描述、设计约束和优化 可综合的描述、语句 门级网表由软件自动生成 数字设计的一场革命系统框图子系统框 图逻辑图用芯片组成的逻辑图 人工综合表达式及化简10/19/201842
  • 43. 行为综合:将行为级描述转换为门级描述的过程1.4 DSDL(续) RTL综合:将RTL描述转换为门级描述的过程 高层综合:将系统级描述(用C/C++)转化为行为级描述(用HDL)或者将行为级描述转换为可综合RTL描述的过程。10/19/201843
  • 44. 高层综合的一个例子1.4 DSDL(续)10/19/201844
  • 45. 高层综合的一个例子1.4 DSDL(续)10/19/201845
  • 46. Verilog HDL 1983年由GDA(GateWay Design Automation)公司的Phil Moorby首创。Phil Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一合伙人。在1984~1985年,Phil Moorby设计出了第一个名为Verilog-XL的仿真器;1986年他提出了用于快速门级仿真的XL算法,对Verilog HDL的发展作出了巨大的贡献。   随着Verilog-XL算法的成功,Verilog HDL语言得到迅速发展。1989年,Cadence公司收购了GDA公司,Verilog HDL语言成为Cadence公司的私有财产。1990年,Cadence公司公开了Verilog HDL语言,并成立了OVI(Open Verilog International)组织,专门负责促进Verilog HDL语言的发展。基于Verilog HDL的优越性,IEEE于1995年制定了Verilog HDL的IEEE标准,即IEEE Std 1364-1995;2001年发布了IEEE Std 1364-2001标准。在这个标准中,加入了Verilog HDL-A标准,使Verilog有了模拟设计描述的能力。1.4 DSDL(续)10/19/201846
  • 47. System C 随着半导体技术的迅猛发展,SoC已经成为当今集成电路设计的发展方向。在系统芯片的各个设计中,像系统定义、软硬件划分、设计实现等,集成电路设计界一直在考虑如何满足SoC的设计要求,一直在寻找一种能同时实现较高层次的软件和硬件描述的系统级设计语言。   SystemC正是在这种情况下,由Synopsys公司和CoWare公司积极响应目前各方对系统级设计语言的需求而合作开发的。1999年9月27日,40多家世界著名的EDA公司、IP公司、半导体公司和嵌入式软件公司宣布成立“开放式SystemC联盟”。著名公司Cadence也于2001年加入了SystemC联盟。SystemC从1999年9月联盟建立初期的0.9版本开始更新,从1.0版到1.1版,一直到2007年3月推出了最新的2.2版。 1.4 DSDL(续)10/19/201847
  • 48. 分类 产品名制造商逻辑综合器、静态时序分析 Blast RTL美国MAGMA公司 VHDL/Verilog-HDL Simulator(仿真工具) Active-HDL美国Aldec公司混合语言仿真 NC-sim美国Cadence Design Systems公司Verilog仿真器 Verilog-XLSystem C 仿真器NC- System CVHDL仿真器 NC- VHDL 物理综合工具PKS超级综合工具(带有最优化配置功能) BuildGates Extreme Verilog仿真/VHDL编译器VCS/Scirocco美国Synopsys公司 RTL级逻辑综合工具DC expertVhdl/Verilog混合语法和设计规范检查器 LEDA1.5 数字系统设计工具—数字电路设计工具10/19/201848
  • 49. 分类 产品名制造商FPGA综合器 Synplify PRO美国Synplicity公司物理综合Amplify 测试与原型验证 Certify SC VHDL/Verilog-HDL 仿真工具ModelSim美国Mentor Graphics公司Verilog-HDL仿真工具 TauSim美国Tau Simulation公司Hardware Accelerator ARES美国IKOS Systems公司Static Timming 解析工具 EinsTimer美国IBM公司逻辑Simulator(仿真) Explore美国Aptix公司Xcite美国Axis Systems公司VirtuaLogic美国IKOS Systems公司VIVACE美国Mentor Graphics公司功耗解析/最优化工具(RTL)WattSmith美国Sente公司逻辑验证工具(测试向量生成) Specman Elite美国Verisity Design公司1.5 DSDT(续)—数字电路设计工具10/19/201849
  • 50. 分类 产品名制造商模拟电路Simulator(仿真工具) T-Spice Pro 美国Tanner Research公司SmartSpice 美国Silvaco International公司 Eldo 美国Mentor Graphics公司电路图仿真/物理设计环境 COSMOS SE/LE 美国Synopsys公司 数字/模拟混合信号仿真 HSPICE/NanoSim 混合信号・Simulator(仿真工具) ICAP/4 美国intusoft公司 混合信号・Simulator(仿真工具),RF电路Simulator(仿真工具),Analog Macro Library ADVance,CommLib 美国Mentor Graphics公司 Static Noise 解析工具(混合信号) SeismIC 美国CadMOS Design Technology公司 原理图输入 Orcad Capture CIS, Concept HDL Capture CIS美国Cadence Design Systems公司 原理图仿真 Pspice NC Desktop 1.5 DSDT(续)—模拟/混合电路设计工具10/19/201850
  • 51. 分类 产品名制造商Hard/Soft协调设计工具 Cierto VCC Environment 美国Cadence Design Systems公司 ArchGen 美国CAE Plus公司 eArchitect 美国Viewlogic Systems公司 Hard/Soft协调验证工具 Seamless CVE美国Mentor Graphics公司 1.5 DSDT(续)—软硬件协同设计工具10/19/201851
  • 52. 分类 产品名制造商寄生电容/阻抗提取工具 DISCOVERY美国Silvaco International公司 IC 版图设计MyChip StationTM V6.4美国MyCAD公司寄生电容/寄生阻抗提取工具,延迟计算工具 SWIM/InterCal美国Aspec Technology公司寄生电容/阻抗提取工具,回路Simulator(仿真工具),Layout变换工具 Spicelink,Ansoftlinks 美国Ansoft公司 物理版图编辑器Virtuoso-XL Layout Editor美国Cadence Design Systems公司交互式物理版图验证工具Diva美国Silvaco International公司 信号完整性时序分析工具SignalStorm 美国MyCAD公司1.5 DSDT(续)—Layout工具10/19/201852
  • 53. 分类 产品名制造商Model GeneratorCLASSIC-SC美国Cadabra Design Automation公司 Layout设计工具(带有电路合成功能) Blast Fusion 美国Magma公司 Layout设计工具 DOLPHIN 美国Monterey Design Systems公司L-Edit Pro 美国Monterey Design Systems公司MyChip Station 美国Tanner Research公司CELEBRITY,Expert 美国MyCAD公司 相位Shift Mask设计工具,OPC设计工具,Mask 测试工具 iN-Phase/TROPiC /CheckIt 美国Silvaco International公司版图寄生参数提取工具 Star-RC 美国Avanti公司 逻辑仿真与版图设计 熊猫系统2000中国华大1.5 DSDT(续)—Layout工具10/19/201853
  • 54. 分类 产品名制造商Test - Pattern 变换工具 TDS iBlidge/SimValidator 美国Fluence Technology公司 Test 设计工具 TestBench 美国IBM公司 TDX 美国Fluence Technology公司 Test 解析工具(混合信号) Test Designer美国intusoft公司1.5 DSDT(续)—测试工具10/19/201854
  • 55. 分类 产品名制造商高速PCB设计与验证 SPECCTRAQuest美国Cadence Design Systems公司 PCB设计用自动配置,配线工具 AllegroSPECCTRA PCB设计 Orcad LayoutPCB用温度解析工具 PCB Thermal美国Ansoft公司面向焊接的PCB用温度解析工具 PCB SolderSim 美国Ansoft公司PCB用振动・疲劳解析工具 PCB Vibration Plus/PCB Fatigue美国Ansoft公司PCB/MCM用寄生电容/阻抗提取工具,回路Simulator(仿真工具) PCB/MCM Signal Integrity 美国Ansoft公司1.5 DSDT(续)—PCB设计工具10/19/201855
  • 56. 分类 产品名制造商封装(Package)设计工具 Advanced Packaging Designer/Ensemble美国Cadence Design Systems公司封装(Package)用温度解析工具Hybrid Thermal美国Ansoft公司封装(Package)用寄生电容/寄生阻抗提取工具 Turbo Package Analyzer美国Ansoft公司PCB设计工具 ePlanner美国Viewlogic Systems公司1.5 DSDT(续)—PCB设计工具10/19/201856
  • 57. 分类 产品名制造商AC/DC设计・解析工具 MotorExpert 韓国jasontech公司工艺・Simulator(仿真工具) ATHENA 美国Silvaco International公司器件・Simulator(仿真工具) ATLAS美国Silvaco International公司 器件模拟工具 工艺模拟工具 Medici, Davinci, TSUPREM 美国Avanti公司 射频与微波设计ADS美国Agilent公司信号处理系统级设计工具 SPW4.8美国Cadence Design Systems公司数字信号处理和通信产品的系统级设计工具 Matlab/Simulink美国Mathworks公司 (代理:九州恒润)1.5 DSDT(续)—其它工具10/19/201857
  • 58. 分类 产品名制造商可编程逻辑电路开发工具 MAXPLUS Ⅱ美国ALTERA公司 可编程逻辑电路(含SOPC)开发工具QUARTUS可编程逻辑电路开发工具 ISP expert/ispLEVER v3.0美国Lattice公司可编程逻辑电路开发工具 ISE 5.2i Foundation 美国Xinlinx公司可编程逻辑电路开发工具  Actel Designer R1-2003美国ACTEL公司1.5 DSDT(续)—CPLD/FPGA设计工具10/19/201858
  • 59. 1.5 DSDT(续)—几种常用的工具 Quartus II 5.0 Altera继MAX+plus II之后的FPGA/CPLD开发集成环境 设计流程 设计输入—图形、文本,内存编辑,其它第三方标准格式文件(如EDIF、VQM) 设计编译 编译设置—编译全部设计或部分设计 分配逻辑—将部分设计分配到特殊的资源中 资源分配—将部分设计分配到资源的特定位置 功能确认—功能仿真 延时确认—时序仿真,支持多个时钟的延时分析 器件编程—对器件进行编程 在线确认—将芯片装在电路板上进行在线检查10/19/201859
  • 60. Model Technology 公司的仿真工具 功能强大 行为仿真(将设计用RTL描述后进行仿真) 转换后仿真(将设计用Xilinx 器件的基本模块来实现后进行的仿真) 映射后仿真(将设计用Xilinx 具体器件的具体模块实现后进行的仿真。仿真包含器件的延时,但由于没有布局布线无法提取互连线信息,故仿真中不包含互连线的延时、电容、电阻等信息) 布局布线后仿真(将设计用Xilinx 具体器件进行布局布线后进行的仿真。仿真包含了器件的延时以及互连线的延时等信息)1.5 DSDT(续)—几种常用的工具 Modelsim XE II 5.610/19/201860
  • 61. 1.5 DSDT(续)—几种常用的工具 Multisim 9 是Electronic Workbench 公司隶属NI公司后发布的首款产品,擅长对模拟电路进行设计、仿真、布局和布线 提供多达24种分析功能 直流分析 交流分析 瞬态分析 傅里叶分析 噪声分析 失真分析 传递函数分析 最坏情况分析 蒙特卡罗分析 10/19/201861
  • 62. 1.5 DSDT(续)—几种常用的工具 提供多种功能强大的虚拟仪器 交、直流测量类仪器 函数发生器、万用表、示波器、功率表、伏安特性分析仪、扫频仪、失真度分析仪 数字逻辑测试类仪器 逻辑分析仪、逻辑转换仪、字函数发生器 射频测量类仪器 频谱分析仪、网络分析仪 仿真仪器 安捷伦信号发生器、数字万用表、数字示波器 测量笔 基于LabVIEW的仪器 LabVIEW的麦克风、扬声器、信号分析仪、信号发生器 元件库丰富,可仿真单片机(但FPGA支持得不好)10/19/201862
  • 63. 1.5 DSDT(续)—几种常用的工具 PowerPCB 5.0 PCB(Printed Circuit Board),印刷电路板 单面板、双面板、多层板,挠性板 封装(器件的“脚印”) 插入式封装(THT,Through Hole Technology) DIP(Dual In-line Package),双列直插式封装 表面封装(SMT,Surface Mounted Technology) QFP(Plastic Quad Flat Package),塑料方形扁平封装 PFP( Plastic Flat Package ),塑料扁平封装 PGA(Ceramic Pin Grid Array Package),插针网格阵列封装 BGA(Ball Grid Array Package),球栅网格阵列封装10/19/201863
  • 64. ASIC和PLD实现方式 ASIC应用于已设计成熟、集成规模大或需大批量生产的产品。 PLD适用于集成规模较小、实验样片或小批量产品。1.6 数字系统设计实现 ASIC实现方式 全定制:设计师直接设计版图(管级),以期实现最优性能。版图交由厂家生产。 半定制 门阵列法:由厂家预先生产了大批半成品芯片,其中等间距排列了以门为基本单元的阵列,而芯片中的铝连线掩膜需要根据用户电路定制。 标准单元法:由厂家设计版图级标准单元库,用户依据其电路设计和厂家库,完成版图设计和时序仿真,再将全套掩膜层版图交厂家生产。10/19/201864
  • 65. PLD技术1.6 DSDI(续)简单PLDPLA(Programmable Logic Array) GAL(Gate Array Logic)PLD大容量 PLDCPLD(Complex Programmable Logic Device) FPGA(Field Programmable Gate Array)10/19/201865
  • 66. CPLD:遍历整个器件的连续布线通道(集中式)使延时预知。1.6 DSDI(续)10/19/201866
  • 67. FPGA1.6 DSDI(续)10/19/201867
  • 68. FPGA布线结构1.6 DSDI(续)10/19/201868
  • 69. CPLD与FPGA的主要差别 逻辑块的粒度不同;1.6 DSDI(续) 逻辑块之间的互连结构不同,CPLD中任意两块之间的延时相等,FPGA 的互连延时与系统的布局有关; CPLD适合逻辑密集型系统,FPGA适合计算密集型系统; CPLD编程采用EEPROM或FLASH技术,无需外部存储器芯片,使用方便。FPGA的编程信息需存放在外部存储器上,使用方法复杂。 10/19/201869
  • 70. FPGA开发流程 设计输入 文本、图形、真值表、状态机等编辑 功能仿真 检查逻辑功能是否正确,称前仿真。 逻辑综合 生成.edf(edif)的EDA工业标准文件(网表) 布局布线 将.edf文件调入厂家提供的软件工具中进行布线 时序仿真 利用在布局布线中获得的精确参数,用仿真软件验证电路的时序,称后仿真。 器件编程(下载)1.6 DSDI(续)10/19/201870
  • 71. IP(Intellectual Property)技术 IP复用(IP Reuse)是指在集成电路设计过程中,通过继承、共享或购买所需的部分或全部知识产权内核(IP Core),进行设计、综合和验证,从而加速流片设计过程的设计方法。1.6 DSDI(续)—IP技术 IP Core是一种商品,是可编程逻辑器件设计工程师价值体现的主要途径。 IP Core的几种形式 软核:可综合的HDL模块,HDL代码、网表、测试文档等,与目标硬件无关。 硬核:电路结构掩膜,由目标硬件的布局及工艺决定。 固核:FPGA电路结构编码文件,介于软硬核之间,可按用户要求修改。10/19/201871
  • 72. 处理器级IP Cores 微处理器IP Core 8/16/32/64位,如MicroBlaze、Nois、8051、Arm 处理器外设IP Core SDRAM 控制器、LCD 控制器、总线控制器等 DSP算法IP Core FIR滤波器、DES加密、音视频编码和解码等 通信控制器IP Core MAC、Gbit收发器、CAM、协议转换等1.6 DSDI(续)—IP技术10/19/201872
  • 73. 1.6 DSDI(续)—IP技术 IP Based Design10/19/201873
  • 74. 1.6 DSDI(续)—IP技术 IP技术发展新趋势 目前IP存在的问题 供应商:知识产权保护,产品维护 使用者:评估、验证、接口标准 SOPC(System-On-a-Programable-Chip)时代的到来 IP Core的不断丰富和完善奠定了SOPC的基础 先进的百万门级FPGA开发工具是SOPC的主要平台 处理器IP Core解决了SOPC的最关键问题 基于FPGA的嵌入式系统设计发展方向 以硬件工程师为主的IP Core开发 以软件工程师为主的RTOS及应用软件开发 对软硬件相关标准和协议的深入理解和实现10/19/201874
  • 75. 1.6 DSDI(续)—SOC 微电子设计领域的一场革命 分立元件  IC  SOC 在单一芯片上实现信号采集、转换、存储、处理、I/O等10/19/201875
  • 76. 1.6 DSDI(续)—SOC 可编程系统芯片(SOPC)是一特殊的嵌入式微处理器系统: 它是一片上系统(SOC),即由单个芯片完成整个系统的主要逻辑功能; 它是可编程系统,具有灵活的设计方式,可裁减、可扩充、可升级,并具备软硬件在系统可编程(ISP)的功能。 SOPC的基本特征 至少包含一个嵌入式处理器内核 具有小容量片内高速RAM资源 丰富的IP Core资源可供选择 足够的片上可编程逻辑资源10/19/201876
  • 77. 1.6 DSDI(续)—SOC 具有处理器调试接口和FPGA编程接口 可能包含部分可编程模拟电路 单芯片、低功耗、微封装 使用SOPC的好处 降低成本 提高系统整体性能 缩短设计周期 降低硬件系统设计风险 极大程度提高设计灵活性 可重构、可升级10/19/201877
  • 78. 1.6 DSDI(续)—SOC SOPC设计方法学10/19/201878
  • 79. 1.6 DSDI(续)—ASIP技术 ASIP--Application Specific Instruction-set Processor 介于GPP与ASIC 可编程:应用灵活 芯片结构可编程:FPGA 芯片功能可编程:GPP 专用指令集:面向专业领域 SOC的核心部件之一 语音通信 加密芯片 多媒体计算*周学海.专用指令集处理器(ASIP)体系结构设计研究.中国科学技术大学博士论文.10/19/201879
  • 80. 1.6 DSDI(续)—ASIP技术 GPP、ASIC、ASIP三者的比较10/19/201880
  • 81. 1.6 DSDI(续)—ASIP技术 ASIP设计步骤 对应用程序进行动静态分析 数据类型和存储方式 应用程序中的操作和功能等的执行数量统计 单独指令的频率和相邻指令的顺序 基本块的尺寸 乘法累加(MAC)操作次数 地址计算指令与数据计算指令的比率 输入/输出指令所占全体指令的百分率, 平均周期数10/19/201881
  • 82. 1.6 DSDI(续)—ASIP技术 体系结构设计空间搜索 基于性能评估器,在体系结构设计空间上利用搜索技术寻找一个最佳的体系结构 流水线结构:如增加或减少流水线级数以增加或降低时钟频率,添加旁路以减少流水线停顿; 数据通路结构:如使用更快的部件代替较慢的部件以提升性能,改变部件与存储器(RF)之间的连接以减少功耗等; 并行性:如增加更多的功能部件使得执行并行化以提升性能; 指令集:如增加新的操作以适应特殊的应用,如DSP中的“乘法累加”指令; 存储器部件:如改变寄存器文件的大小,cache的相联度等; 存储层次结构:如在处理器和片外存储器之间增加一级cache,改变片上存储层次结构等。10/19/201882
  • 83. 1.6 DSDI(续)—ASIP技术 指令集生成 基于综合的方法:基于应用需求而综合出特定应用的指令集,由所需的微操作及其频率确定指令的数量。 指令选择法:存在一个指令集的超集,根据体系结构的约束选择它的一个子集以满足性能的需求。 代码综合:生成可执行代码 编译器产生器 定向代码产生器 硬件综合:根据ASIP体系结构模板和指令集体系结构,从VHDL/VERLOG描述开始,使用标准工具进行硬件的综合。 单一的高频操作用硬件来实现,复杂多变的操作用指令来实现。10/19/201883
  • 84. 1.6 DSDI(续)—可重构计算技术 优势 具有类似通用CPU的可在线编程的灵活性 具有类似ASIC电路的硬件执行的高效率 理论上证明了可重构计算系统对于计算性能的提高有着非常大的好处,特别是运行时可重构系统。10/19/201884
  • 85. 1.6 DSDI(续)—可重构计算技术 结构:FPGA + GPP耦合而成 FPGA主要负责算法核心的加速执行 GPP主要负责系统管理,系统I/O等 GPP将一个配置数据流注入可重构硬件,设定可重构硬件的具体操作。 可重构逻辑与主处理器的耦合方式 可重构硬件作为主处理器的可重构功能单元 可重构逻辑作为协处理器 可重构逻辑作为附属的处理单元 可重构逻辑作为主处理器外部的stand-alone处理单元10/19/201885
  • 86. 1.6 DSDI(续)—可重构计算技术 耦合越紧密,通信量越少,并行性越差;耦合越松散,通信量越大,并行性越好。10/19/201886
  • 87. 1.6 DSDI(续)—可重构计算技术 静态可重构 动态可重构 运行时重构 运行时部分重构10/19/201887
  • 88. 1.6 DSDI(续)—可重构计算技术 可重构技术瓶颈及解决办法 系统重构时间是性能瓶颈 应用执行是us量级 重构时间是ms量级 降低重构时间 优化的模块调度序列 配置信息预取和配置信息Cache 自重构系统 FPGA 自己重构自己,避免GPP控制重构过程导致的开销 硬件进化10/19/201888
  • 89. 1.6 DSDI(续)—可重构计算技术 Internet Reconfigurable Logic (IRL) 一种远程系统现场升级、重构、调试、监测的设计方法 远程升级:性能提升 远程重构:尤其是硬件 远程Bug修复:方便维护 远程监测:确保产品运行 优势 缩短产品上市周期Time-to-market 降低产品维护成本Lower bug fix cost 延长产品生命周期Longer life cycle 提升产品整体性能Higher performance 基于FPGA、嵌入式Internet及应用背景各项支撑技术实现10/19/201889
  • 90. 1.7 数字系统设计模拟和验证 用来检查所设计的电路是否满足要求; 利用基于时间的“事件列表”和基于进程信号的“信号灵敏度数组” 进行“假装”的同时模拟; 信号所赋的新值被放在一个事件列表中,在预定某一时刻生效; 一个模拟周期结束后(所有的进程及其它并发语句都执行一遍),扫描事件列表中下一个最早改变的信号,此时模拟时间前进到该时刻; 当事件列表为空或到达所规定的时间时模拟结束。 模拟(运行或执行)10/19/201890
  • 91. 10/19/201891
  • 92. 1.7 DSD模拟和验证(续) 模拟 模拟过程 从零模拟时刻开始,建立初始值,激活并执行所有进程,直到它们全都被挂起; 模拟时钟向前进,若当前有事件需处理,则更新信号值; 根据各进程的等待条件,激活并执行所有有关进程,直到它们全都被挂起; 若还存在有事件,且未到达规定的时间,则转向第二步,否则结束模拟。开始模拟更新信号值执行活跃进程模拟结束10/19/201892
  • 93. 模拟的缺陷 不具完备性,只能证明有错,不能证明无错; 模拟效果严重依赖于选取的输入; 效率低。1.7 DSD模拟和验证(续)RTL设计逻辑级设计布图级设计版图设计RTL综合布局、布线、压缩逻辑综合、工艺映射=?=?=? 验证:依据逻辑设计的功能和结构描述,用定理证明的方法,证明设计的正确性。10/19/201893
  • 94. 例 异或门一种实现的形式化验证 XOR_Behavior(s,y,z):=z=x’y+xy’1.7 DSD模拟和验证(续) XOR_Structure(x,y,x):=NOT(x, x1)·NOT(y, y1)·AND(x1, y, x2)·AND(x, y1, y2)·OR(x2, y2, z) NOT(in, out):=out=in’ AND(in1, in2, out):=out=in1·in2 OR(in1, in2, out):=out=in1+in2 XOR_Structure(x,y,x):=NOT(x, x1)·NOT(y, y1)·AND(x1, y, x2)·AND(x, y1, y2)·OR(x2, y2, z) XOR_Behavior(s,y,z):=z=x’y+xy’???10/19/201894
  • 95. 传统测试方法 信号发生器、示波器、逻辑分析仪、针床1.8 数字系统可测性设计 大规模集成电路测试方法 Scan10/19/201895
  • 96. 1.8 DSDFT(续)SFFSFFSFFCombinational logicPIPOSCANOUTSCANINTC or TCKNot shown: CK or MCK/SCK feed all SFFs.10/19/201896
  • 97. 传统测试方法 信号发生器、示波器、逻辑分析仪、针床1.8 DSDFT(续) 大规模集成电路测试方法 Scan Boundary Scan( JTAG )10/19/201897
  • 98. 1.8 DSDFT(续)10/19/201898
  • 99. 传统测试方法 信号发生器、示波器、逻辑分析仪、针床1.8 数字系统可测试性设计 大规模集成电路测试方法 Scan Boundary Scan BIST (Built-in-self-test )10/19/201899
  • 100. 传统测试方法 信号发生器、示波器、逻辑分析仪、针床1.8 数字系统可测试性设计 大规模集成电路测试方法 Scan Boundary Scan BIST (Built-in-self-test ) 新型调试技术 Xilinx公司的片内逻辑分析仪ChipScopeILA 10/19/2018100
  • 101. 10/19/2018101