计算机组成原理

思齐君 贡献于2017-04-14

作者 lengjing1  创建于2016-01-19 13:26:00   修改者lengjing1  修改于2016-01-19 13:52:58字数9351

文档摘要:
关键词:

1. 冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中,CPU区分它们的依据是(c) A.指令操作码的译码结果 B.指令和数据的寻址方式 C.指令周期的不同阶段 D.指令和数据所在的存储单元 2. 一个C语言程序在一台32位机器上运行。程序中定义了三个变量x,y和z,其中x和z为int型,y为short型。当x=127,y=-9时,执行赋值语句z=x+y后,x,y和z的值分别是(D) A.x=0000007FH,y=FFF9H,z=00000076H B.x=0000007FH,y=FFF9H,z=FFFF0076H C.x=0000007FH,y=FFF7H,z=FFFF0076H D.x=0000007FH,y=FFF7H,z=00000076H 3. 浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示,且位数分别为5和7位(均含2位符号位)。若有两个数x=27*29/32,y=25*5/8,则用浮点加法计算x+y的最终结果是(D) A. 001111100010 B. 001110100010 C. 010000010001 D. 发生溢出 4. 某计算机的Cache共有16块,采用2路组相联映射方式(即每组2块)。每个主存块大小为32字节,按字节编址。主存129号单元所在主存块应装入到的Cache组号是(C) A. 0 B. 1 C. 4 D. 6 5. 某计算机主存容量为64KB,其中ROM区为4KB,其余为RAM区,按字节编址。现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器,则需要上述规格的ROM芯片数和RAM芯片数分别是( ) A.1,15 B.2,15 C.1,30 D.2,30 6. 某机器字长16位,主存按字节编址,转移指令采用相对寻址,由两个字节组成,第一字节为操作码字段,第二字节为相对位移量字段。假定取指令时,每取一个字节PC自动加1。若某转移指令所在主存地址为2000H,相对位移量字段的内容为06H,则该转移指令成功转以后目标地址是(C) A. 2006H B. 2007H C. 2008H D. 2009H 7. 下列关于RISC的叙述中,错误的是(A) A. RISC普遍采用微程序控制器 B. RISC大多数指令在一个时钟周期内完成 C. RISC的内部通用寄存器数量相对CISC多 D. RISC的指令数、寻址方式和指令格式种类相对CISC少 8. 某计算机的指令流水线由四个功能段组成,指令流经各功能段的时间(忽略各功能段之间的缓存时间)分别是90ns、80ns、70ns和60ns,则该计算机的CPU时钟周期至少是(A) A. 90ns B. 80ns C. 70ns D. 60ns 9. 相对于微程序控制器,硬布线控制器的特点是(D) A. 指令执行速度慢,指令功能的修改和扩展容易 B. 指令执行速度慢,指令功能的修改和扩展难 C. 指令执行速度快,指令功能的修改和扩展容易 D. 指令执行速度快,指令功能的修改和扩展难 10.假设某系统总线在一个总线周期中并行传输4字节信息,一个总线周期占用2个时钟周期,总线时钟频率为10MHz,则总线带宽是(B) A. 10MB/s B. 20MB/s C. 40MB/s D. 80MB/s 11.假设某计算机的存储系统由Cache和主存组成。某程序执行过程中访存1000次,其中访问Cache缺失(未命中)50次,则Cache的命中率是(D) A. 5% B. 9.5% C. 50% D. 95% 12.下列选项中,能引起外部中断的事件是(A) A. 键盘输入 B. 除数为0 C. 浮点运算下溢 D. 访存缺页 13.某计算机的CPU主频为500MHz,CPI为5(即执行每条指令平均需5个时钟周期)。假定某外设的数据传输率为0.5MB/s,采用中断方式与主机进行数据传送,以32位为传输单位,对应的中断服务程序包含18条指令,中断服务的其他开销相当于2条指令的执行时间。请回答下列问题,要求给出计算过程。 在中断方式下,CPU用于该外设I/O的时间占整个CPU时间的百分比是多少?2.5% 当该外设的数据传输率达到5MB/s时,改用DMA方式传送数据。假定每次DMA传送块大小为5000B,且DMA预处理和后处理的总开销为500个时钟周期,则CPU用于该外设I/O的时间占整个CPU时间的百分比是多少?(假设DMA与CPU之间没有访存冲突)0.1% 1. 下列选项中,能缩短程序执行时间的措施是:(D) Ⅰ.提高CPU时钟频率 Ⅱ.优化数据通路结构 Ⅲ.对程序进行编译优化 A.仅Ⅰ和Ⅱ B.仅Ⅰ和Ⅲ C.仅Ⅱ和Ⅲ D.Ⅰ、Ⅱ和Ⅲ 2. 假定有4个整数用8位补码分别表示为r1=FEH,r2=F2H,r3=90H,r4=F8H。若将运算结构存放在一个8位寄存器中,则下列运算中会发生溢出的是(B) A.r1×r2 B. r2×r3 C. r1×r4 D. r2×r4 3. 假定变量i、f和d的数据类型分别为int、float和double(int用补码表示,float和double分别用IEEE754单精度和双精度浮点数格式表示),已知i=785,f=1.5678e3,d=1.5e100。若在32位机器中执行下列关系表达式,则结果为“真”的是 Ⅰ.i==(int)(float)i Ⅱ.f==(float)(int)f Ⅲ.f==(float)(double)f Ⅳ.(d+f)-d==f A.仅Ⅰ和Ⅱ B.仅Ⅰ和Ⅲ C.仅Ⅱ和Ⅲ D.仅Ⅲ和Ⅳ 4. 假定用若干个2K×4位的芯片组成一个8K×8位的存储器,则地址0B1FH所在芯片的最小地址是(D) A.0000H B.0600H C.0700H D.0800H 5. 下列有关RAM和ROM的叙述中,正确的是(A) Ⅰ.RAM是易失性存储器,ROM是非易失性存储器 Ⅱ.RAM和ROM都采用随机存取方式进行信息访问 Ⅲ.RAM和ROM都可用作Cache Ⅳ.RAM和ROM都需要进行刷新 A.仅Ⅰ和Ⅱ B.仅Ⅱ和Ⅲ C.仅Ⅰ、Ⅱ和Ⅳ D.仅Ⅱ、Ⅲ和Ⅳ 6. 下列命中组合情况中,一次访存过程中不可能发生的是 A.TLB未命中,Cache未命中,Page未命中 B.TLB未命中,Cache命中,Page命中 C.TLB命中,Cache未命中,Page命中 D.TLB命中,Cache命中,Page未命中 7. 下列寄存器中,汇编语言程序员可见的是(B) A.存储器地址寄存器(MAR) B.程序计数器(PC) C.存储器数据寄存器(MDR) D.指令寄存器(IR) 8. 下列选项中,不会引起指令流水线阻塞的是(A) A.数据旁路(转发) B.数据相关 C.条件转移 D.资源冲突 9. 下列选项中的英文缩写均为总线标准的是(D) A.PCI、CRT、USB、EISA B.ISA、CPI、VESA、EISA C.ISA、SCSI、RAM、MIPS D.ISA、EISA、PCI、PCI-Express 10. 单级中断系统中,中断服务程序内的执行顺序是(A) Ⅰ.保护现场 Ⅱ.开中断 Ⅲ.关中断 Ⅳ.保存断点 Ⅴ.中断事件处理 Ⅵ.恢复现场 Ⅶ.中断返回 A. Ⅰ→ Ⅴ → Ⅵ → Ⅱ → Ⅶ B. Ⅲ → Ⅰ → Ⅴ → Ⅶ C. Ⅲ → Ⅳ → Ⅴ → Ⅵ → Ⅶ D. Ⅳ → Ⅰ→ Ⅴ → Ⅵ → Ⅶ 11. 假定一台计算机的显示存储器用DRAM芯片实现,若要求显示分辨率为1600×1200,颜色深度为24位,帧频为85Hz,显存总带宽的50%用来刷新屏幕,则需要的显存总带宽至少约为(D) A.245Mbps B.979Mbps C.1958Mbps D.7834Mbps 12. 某计算机字长16位,主存地址空间大小为128KB,按字编址。采用单字长指令格式,指令各字段定义如下: 转移指令采用相对寻址方式,相对偏移量用补码表示。寻址方式定义如下: 请回答下列问题: (1)该指令系统最多可有多少条指令?该计算机最多有多少个通用寄存器?存储器地址寄存器(MAR)和存储器数据寄存器(MDR)至少各需要多少位? (2)转移指令的目标地址范围是多少? (3)若操作码0010B表示加法操作(助记符为add),寄存器R4和R5的编号分别为100B和101B,R4的内容为1234H,R5的内容为5678H,地址1234H中的内容为5678H,地址5678H中的内容为1234H,则汇编语句“add (R4),(R5)+”(逗号前为源操作数,逗号后为目的操作数)对应的机器码是什么(用十六进制表示)?该指令执行后,哪些寄存器和存储单元中的内容会改变?改变后的内容是什么? 1.下列选项中,描述浮点数操作速度指标的是(D) A.MIPS B.CPI C.IPC D.MFLOPS 2.float型数据通常用IEEE754单精度浮点数格式表示。若编译器将float型变量x分配在一个32位浮点寄存器FR1中,且x=-8.25,则FR1的内容是(A) A.C1040000H B.C2420000H C.C1840000H D.C1C20000H 3.下列各类存储器中,不采用随机存取方式的是(B) A.EPROM B.CDROM C.DRAM D.SRAM 4.某计算机存储器按字节编址,主存地址空间大小为64MB,现用4M*8位的RAM芯片组成32MB的主存储器,则存储器地址寄存器MAR的位数至少是() A.22位 B.23位 C.25位 D.26位 5.偏移寻址通过将某个寄存器内容与一个形式地址相加而生成有效地址。下列寻址方式中,不属于偏移寻址方式的是() A.间接寻址 B.基址寻址 C.相对寻址 D.变址寻址 6.在系统总线的数据线上,不可能传输的是(C) A.指令 B.操作数 C.握手信号 D.中断类型号 7.下列给出的指令系统特点中,有利于实现指令流水线的是(D) Ⅰ.指令格式规整且长度一致 Ⅱ.指令和数据按边界对齐存放 Ⅲ.只有Load/Store指令才能对操作数进行存储访问 A.仅Ⅰ、 Ⅱ B.仅Ⅱ、 Ⅲ C.仅Ⅰ、 Ⅲ D. Ⅰ、 Ⅱ 、 Ⅲ 8.假定不采用Cahce和指令预取技术,且机器处于“开中断”状态,则在下列有关指令执行的叙述中,错误的是A.每个指令周期一定大于 或等于一个CPU时钟周期 A.每个指令周期中CPU都至少访问内存一次 B.每个指令周期一定大于或等于一个CPU时钟周期 C.空操作指令的指令周期中任何寄存器的内容都不会被改变 D.当前程序在每条指令执行结束时都可能被外部中断打断 9.在系统总线上,不可能传输的是 A.指令 B.操作数 C .握手(应答)信号 D.中断类型号 10.某计算机有五级中断L4~ L0,中断屏蔽字为M4M3M2M1M0,Mi=1(0 ≤i ≤4)表示对级中断进行屏蔽。若中断响应优先级从高到低的顺序是L4→L0→L2→L1→L3,则L1的中断处理程序中设置的中断屏蔽字是 A.11110 B.01101 C.00011 D.01010 11.某计算机处理器的主频为50MHz,采用定时查询方式控制设备A的I/O,查询程序运行一次所用的时钟周期数至少为500。在设备A工作期间,为保证数据不丢失,每秒需对其查询至少200次,则CPU用于设备A的I/O的时间占整个CPU时间的百分比至少是 A.0.02% B.0.05% C.0.20% D.0.50% 1.假定基准程序 A 在某计算机上的运行时间为 100 秒,其中 90 秒为 CPU 时间,其余为 I/O 时间。若 CPU 速度提高 50%,I/O 速度不变,则运行基准程序 A 所耗费的时间是(D) A. 55 秒 B. 60 秒 C. 65 秒 D. 70 秒 2.假定编译器规定 int 和 short 类型长度占 32 位和 16 位,执行下列 C 语言语句 unsigned short x = 65530; unsigned int y = x; 得到 y 的机器数为 A. 0000 7FFA B. 0000 FFFA C. FFFF 7FFA D. FFFF FFFA 3.float 类型(即 IEEE754 单精度浮点数格式)能表示的最大正整数是( ) A. 2126-2103 B. 2127-2104 C. 2127-2103 D.2128-2104 4.某计算机存储器按字节编址,采用小端方式存放数据。假定编译器规定 int 和 short 型长度分别为 32 位和 16 位,并且数据按边界对齐存储。某 C 语言程序段如下: struct{ int a; char b; short c; } record; record.a=273; 若 record 变量的首地址为 0Xc008,则地址 0Xc008 中内容及 record.c 的地址分别为( ) A. 0x00、0xC00D B. 0x00、0xC00E C. 0x11、0xC00D D. 0x11、0xC00E 5.下列关于闪存(Flash Memory)的叙述中,错误的是( ) A. 信息可读可写,并且读、写速度一样快 B. 存储元由 MOS 管组成,是一种半导体存储器 C. 掉电后信息不丢失,是一种非易失性存储器 D. 采用随机访问方式,可替代计算机外部存储器 6.假设某计算机按字编址,Cache 有 4 个行,Cache 和主存之间交换的块为 1 个字。若 Cache 的内容初始为空,采用 2 路组相联映射方式和 LRU 替换算法。当访问的主存地址依次为 0,4,8,2,0,6,8,6,4,8 时,命中 Cache 的次数是( ) A. 1 B. 2 C. 3 D. 4 7.某计算机的控制器采用微程序控制方式,微指令中的操作控制字段采用字段直接编码法,共有 33 个微命令,构成 5 个互斥类,分别包含 7、3、12、5 和 6 个微命令,则操作控制字段至少有( ) A. 5 位 B. 6 位 C.15 位 D. 33 位 8.某同步总线的时钟频率为 100MHz,宽度为 32 位,地址/数据线复用,每传送一次地址或者数据占用一个时钟周期。若该总线支持突发(猝发)传输方式,则一次“主存写”总线事务传输 128 位数据所需要的时间至少是( ) A. 20ns B. 40ns C. 50ns D. 80ns 9.下列关于 USB 总线特性的描述中,错误的是( ) A. 可实现外设的即插即用和热拔插 B. 可通过级联方式连接多台外设 C. 是一种通信总线,连接不同外设 D. 同时可传输 2 位数据,数据传输率高 10.下列选项中,在 I/O 总线的数据线上传输的信息包括( ) I. I/O 接口中的命令字 II. I/O 接口中的状态字 III.中断类型号 A. 仅 I、II B. 仅 I、III C. 仅 II、III D. I、II、III 11.响应外部中断的过程中,中断隐指令完成的操作,除保护断点外,还包括( ) I. 关中断 II.保存通用寄存器的内容 III.形成中断服务程序入口地址并送 PC A. 仅 I、II B. 仅 I、III C. 仅 II、III D. I、II、III 2. 某数采用IEEE 754单精度浮点数格式表示为C640 0000H,则该数的值是( ) A. -1.5×213 B. -1.5×212 C. -0.5x×213 D. -0.5×212 3. 某字长为8位的计算机中,已知整型变量x、y的机器数分别为[x]补=1 1110100,[y]补=1 0110000。若整型变量z=2*x+y/2,则z的机器数为( ) A. 11000000 B. 0 0100100 C. 1 0101010 D.溢出 4. 用海明码对长度为8位的数据进行检/纠错时,若能纠正一位错。则校验位数至少为( ) A.2 B.3 C. 4 D.5 5. 某计算机主存地址空间大小为256 MB,按字节编址。虚拟地址空间大小为4 GB,采用页式存储管理,页面大小为4 KB,TLB(快表)采用全相联映射,有4个页表项,内容如下表所示。 则对虚拟地址03FFF180H进行虚实地址变换的结果是(A ) A.015 3180H B. 003 5180H C. TLB缺失 D.缺页 6. 假设变址寄存器R的内容为1000H,指令中的形式地址为2000 H;地址1000H中的内容为2000H,地址2000H中的内容为3000H,地址3000 H中的内容为4000H,则变址寻址方式下访问到的操作数是( ) A. 1000H B. 2000H C. 3000H D. 4000 H 7. 某CPU主频为1.03 GHz,采用4级指令流水线,每个流水段的执行需要1个时钟周期。假定CPU执行了100条指令,在其执行过程中,没有发生任何流水线阻塞,此时流水线的吞吐率为( ) A. 0.25×109条指令/秒 B. 0.97×109条指令/秒 C. 1.0×109条指令/秒 D. 1.03 ×109条指令/秒 8. 下列选项中,用于设备和设备控制器(I/O接口)之间互连的接口标准是( ) A. PCI B. USB C. AGP D. PCI-Express 9. 下列选项中,用于提高RAID可靠性的措施有( ) I.磁盘镜像 II.条带化 III. 奇偶校验 IV.增加Cache机制 A.仅I、II B.仅I、III C.仅I、III和IV D.仅II、III和IV 10. 某磁盘的转速为10000转/分,平均寻道时间是6 ms,磁盘传输速率是20 MB/s,磁盘控制器延迟为0.2 ms,读取一个4 KB的扇区所需的平均时间约为( ) A. 9 ms B. 9.4 ms C. 12 ms D. 12.4 ms 11. 下列关于中断I/O方式和DMA方式比较的叙述中,错误的是( ) A.中断I/O方式请求的是CPU处理时间, DMA方式请求的是总线使用权 B.中断响应发生在一条指令执行结束后,DMA响应发生在一个总线事务完成后 C.中断I/O方式下数据传送通过软件完成,DMA方式下数据传送由硬件完成 D.中断I/O方式适用于所有外部设备,DMA方式仅适用于快速外部设备 1.程序P在装置M执行时间为20秒,编译优化后,P执行的指令数是以前的70%,但CPI为以前的1.2倍,则现在P在M上的执行时间为 A、8.4秒   B、11.7秒 C、14.0秒  D、16.8秒 涉及考点:cpu计算时间的计算方法。公式为cpu时间=指令数目(IC)*(平均每条指令的平均时钟周期个数 cpi)*周期长度 = ic*cpi/(频率) 2.若x=103,y=-25,则下列式子中用8位定点补码运算时会溢出的是 A.x+y  B.-x+y C.x-y    D.-x-y   涉及考点:补码的表示 3.float型数据常用IEEE754的单精度浮点格式表示。现有两个float型变量x1与x2,分别存放两个32位寄存器f(x1)与f(x2),若f(x1)=CC90 0000H, f(x2)=B0C0 0000H,则 A.x1x2且同号  D.x1>x2且异号 涉及考点:机器中float型数据的比较,十六进制的float型数据比较 4.某容量为256MB的存储器由若干个4M*8倍DRAM芯片构成,则该DRAM芯片的地址引脚与数据引脚的总和 A.19  B.22 C.30  D.36 涉及考点:存储器的编址 5.采用指令Cache与数据Cache分离的主要目的是() A.减低Cache的缺失损失 B.提高Cache的命中率 C.减低CPU平均访问时间 D.减少指令流水线资源冲突 6.某计算机有6个通用寄存器,采用32位定长指令字,操作码字段(含寻址方式位)为8位,Store指令的源操作数和目的操作数分别采用寄存器直接寻址和基址寻址方式,若基址寄存器可使用任一通用寄存器,且偏移量用补码表示,则Store指令中偏移量的取值范围是()A.-32768~+32767 B.-32767~+32768 C.-65536~+65535 D.-65535~+65536 7.某计算机采用微程序控制器,具有32条指令,公共的去指令微程序包含2条微程序,各指令对应的微程序平均由4条微指令组成,采用断定法(下址字段法)确定下条微指令的地址,则微指令中下址字段的位数至少是() A.5 B.6 C.8 D.9 8.某同步总线采用数据线和地址线复用方式,其中地址/数据线有32根,总线时钟频率为66MHz,每个时钟周期传送两次数据(上升沿和下降沿各传送一次数据),该总线的最大数据传输率(总线带宽)是 A.132MB/s B.264MB/s C.528MB/s D.1056MB/s 9.一次总线事务中,主设备只需给出一个首地址,从设备就能从首地址开始的若干连续单元读出或写入多个数据。这种 总线事务方式称为 A.并行传输 B.串行传输 C.突发传输 D.同步传输 10.下列有关I/O接口的叙述中错误的是 A.状态端口和控制端口可以合用同一个寄存器 B. I/O接口中CPU可访问的寄存器称为I/O端口 C.采用独立编址方式时, I/O端口和主存地址可能相同 D.采用统一编址方式时,CPU不能用访存指令访问I/O端口 11. 若某设备中断请求的响应和处理时间为 100ns ,每400ns发出一次中断请求,中断响应所允许的最长延迟时间为50ns,则在该设备持续工作过程中,CPU用于该设备的I/O时间占整个CPU时间的百分比至少是 A.12.5% B.25% C.37.5% D.50% 1.计算机硬件能够直接执行的是() Ⅰ.机器语言程序 Ⅱ.汇编语言程序 Ⅲ.硬件描述语言程序 A.仅Ⅰ B.仅Ⅰ、Ⅱ C.仅Ⅰ、Ⅲ D.Ⅰ、Ⅱ、Ⅲ 2.由3个“1”和5个“0”组成的8位二进制补码,能表示的最小整数是() A.-126 B.-125 C.-32 D.-3 3.下列有关浮点数加减运算的叙述中,正确的是() Ⅰ. 对阶操作不会引起阶码上溢或下溢 Ⅱ. 右规和尾数舍入都可能引起阶码上溢 Ⅲ. 左规时可能引起阶码下溢 Ⅳ. 尾数溢出时结果不一定溢出 A.仅Ⅱ Ⅲ B.仅ⅠⅡⅣ C.仅ⅠⅢ Ⅳ D.ⅠⅡ Ⅲ Ⅳ 4.假定主存地址为32位,按字节编址,主存和Cache之间采用直接映射方式,主存块大小为4个字,每字32位,采用回写(Write Back)方式,则能存放4K字数据的Cache的总容量的位数至少是() A.146k B.147K C.148K D.158K 5.假定编译器将赋值语句“x=x+3;”转换为指令”add xaddt, 3”,其中xaddt是x 对应的存储单元地址,若执行该指令的计算机采用页式虚拟存储管理方式,并配有相应的TLB,且Cache使用直写(Write Through)方式,则完成该指令功能需要访问主存的次数至少是() A.0 B.1 C.2 D.3 6.下列存储器中,在工作期间需要周期性刷新的是() A.SRAM B.SDRAM C.ROM D.FLASH 7.某计算机使用4体交叉存储器,假定在存储器总线上出现的主存地址(十进制)序列为8005,8006,8007,8008,8001,8002,8003,8004,8000,则可能发生发生缓存冲突的地址对是() A.8004、8008 B.8002、8007 C.8001、8008 D.8000、8004 8.下列有关总线定时的叙述中,错误的是() A.异步通信方式中,全互锁协议最慢 B.异步通信方式中,非互锁协议的可靠性最差 C.同步通信方式中,同步时钟信号可由多设备提供 D.半同步通信方式中,握手信号的采样由同步时钟控制 9.若磁盘转速为7200转/分,平均寻道时间为8ms,每个磁道包含1000个扇区,则访问一个扇区的平均存取时间大约是( ) A.8.1ms B.12.2ms C.16.3ms D.20.5ms 10.在采用中断I/O方式控制打印输出的情况下,CPU和打印控制接口中的I/O端口之间交换的信息不可能是( ) A.打印字符 B.主存地址 C.设备状态 D.控制命令 11.内部异常(内中断)可分为故障(fault)、陷阱(trap)和终止(abort)三类。下列有关内部异常的叙述中,错误的( ) A.内部异常的产生与当前执行指令相关 B.内部异常的检测由CPU内部逻辑实现 C.内部异常的响应发生在指令执行过程中 D.内部异常处理的返回到发生异常的指令继续执行

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